而不象旧的ISA板卡，需要进行复杂的手动配置。 在处理器系统中，含有PCI总线和PCI总线树这两个概念。 这两个概念并不相同，在一颗PCI总线树中可能具有多条PCI总线，而具有血缘关系的PCI总线组成一颗PCI总线树。
各功能与中断线之间的连接是任意的，没有任何附加限制。 （1）传输速率高最大数据传输率为132MB/s，当数据宽度升级到64位，数据传输率可达264MB/s。 它大大缓解了数据I/O瓶颈，使高性能CPU的功能得以充分发挥，适应高速设备数据传输的需要。 传输速率高最大数据传输率为132MB/s，当数据宽度升级到64位，数据传输率可达264MB/s。 不同于ISA总线，PCI总线的地址总线与数据总线是分时复用的。
这就要求有一个仲裁机构来决定谁有权拿到总线的主控权。 在PCI总线中为了优化设计采用了地址线和数据线共用一组物理线路，即多路复用。 PCI接插件尺寸小，又采用了多路复用技术，减少了元件和管脚个数，提高了效率。 即便如此PCI桥仍然是PCI总线规范的精华所在，掌握PCI桥是深入理解PCI体系结构的基础。 PCI桥可以连接两条PCI总线，上游PCI总线和下游PCI总线，这两个PCI总线属于同一个PCI总线域，使用PCI桥扩展的所有PCI总线都同属于一个PCI总线域。 在PCI总线中，HOST主桥是一个特殊的PCI设备，该设备可以获取PCI总线的控制权访问PCI设备，也可以被PCI设备访问。
主设备为地址周期和写数据周期驱动PAR，从设备为读数据周期驱动PAR。 PCI独立于处理器的结构，形成一种独特的中间缓冲器设计方式，将中央处理器子系统与外围设备分开。 这样用户可以随意增添外围设备，以扩充电脑系统而不必担心在不同时钟频率下会导致性能的下降。
pci: PCI总线
在地址相位和写操作的数据相位，PAR由主设 备驱动，而在读操作的数据相位，则由从设备驱动。 PCI （Peripheral Component Interconnect）总线是一种高性能局部总线，是为了满足外设间以及外设与主机间高速数据传输而提出来的。 在数字图形、图像和语音处理，以及高速实时数据采集与处理等对数据传输率要求较高的应用中，采用PCI总线来进行数据传输，可以解决原有的标准总线数据传输率低带来的瓶颈问题。 4）.仲裁信号（只用于总线主控器） REQ# T/S：总线占用请求信号。 该信号有效表明驱动它的设备要求使用总线。
PCI总线规范规定PCI插卡可以自动配置。 PERR# S/T/S： 数据奇偶校验错误报告。 对于每个数据接收设备，如果发现数据有错误，就应在数据收到后的两个时钟周期内将PERR#激活。 该信号的持续时间与数据期的多少有关，如果是一个数据期于，则最小持续时间为一个时钟周期；若是一连串的数据期并且每个数据期都有错，那么PERR#的持续时间将多于一个时钟周期。
3）.接口控制信号 FRAME# S/T/S：帧周期信号，由主设备驱动。 当FRAME#有效时，预示总线传输的开始；在其有效期间，先传地址，后传数据；当FRAME#撤消时，预示总线传输结束，并在IRDY#有效时进行最后一个数据期的数据传送。 IRDY# S/T/S：主设备准备好信号。 IRDY#要与TRDY#联合使用，当二者同时有效时，数据方能传输，否则，即为未准备好二进入等待周期。 在写周期，该信号有效时，表示数据已由主设备提交到AD[31：：00]线上；在读周期，该信号有效时，表示主设备已做好接收数据的准备。 TRDY# S/T/S：从设备（被选中的设备）准备好信号。
pci: PCI
PCI总线由HOST主桥或者PCI桥管理，用来连接各类设备，如声卡、网卡和IDE接口卡等。 在一个处理器系统中，可以通过PCI桥扩展PCI总线，并形成具有血缘关系的多级PCI总线，从而形成PCI总线树型结构。 在处理器系统中有几个HOST主桥，就有几颗这样的PCI总线树，而每一颗PCI总线树都与一个PCI总线域对应。 当上电时，板卡从ROM里读取固定的值放到寄存器中，对应内存的地方放置的是需要分配的内存字节数等信息。
数据传输时，由一个PCI设备做发起者（主控、Initiator或Master），而另一个PCI设备做目标（从设备、Target或Slave）。 总线上所有时序的产生与控制都有Master来发起。 PCI总线在同一时刻只能供一对设备完成传输。
pci: PCI总线PCI定义
由于该信号是持续的三态信号，因此，该信号在释放前必须先驱动为高电平。 另外，对于数据期奇偶错的报告不能丢失也不能推迟。 该信号用于对AD[31：：00]和C/BE[3：：0]上的信号进行奇偶校验，以保证数据的准确性。
操作系统要跟据这个信息分配内存，并在分配成功后把相应的寄存器中填入内存的起始地址。 这样就不必手工设置开关来分配内存或基地址了。 即插即用：是指当板卡插入系统时，系统会自动对板卡所需资源进行分配，如基地址、中断号等，并自动寻找相应的驱动程序。 PCI总线的地址总线与数据总线是分时复用的，支持即插即用 （plug and play）、中断共享等功能。
这样做的好处是，一方面可以节省接插件的管脚数，另一方面便于实现突发数据传输。 在做数据传输时，由一个PCI设备做发起者（主控，Initiator或Master），而另一个PCI设备做目标（从设备，Target或Slave）。 总线上的所有时序的产生与控制，都由Master来发起。 PCI总线在同一时刻只能供一对设备完成传输，这就要求有一个仲裁机构（Arbiter），来决定在谁有权力拿到总线的主控权。 C/BE[3：：0]#T/S：总线命令和字节使能多路复用信号线。 在地址期中，这四条线上传输的是总线命令；在数据期内，它们传输的是字节使能信号，用来表示整个数据期中，AD[31：：00]上哪些字节为有效数据。
在参数配置读/写传输期间，用作片选信号。 DEVSEL# S/T/S：设备选择信号。 该信号由从设备在识别处地址时发出，当它有效时，说明总线上有某处的某一设备已被选中，并作为当前访问的从设备。 PCI即Peripheral Component Interconnect，中文意思是“外围器件互联”，是由PCISIG 推出的一种局部并行总线标准。 PCI总线是由ISA总线发展而来的，ISA并行总线有8位和16位两种模式，时钟频率为8MHz，工作频率为33MHz/66MHz。
C/BE[3：：0]# T/S：总线命令和字节允许复用信号。 在地址期，这4条线上传输的时总线命令；在数据期，它们传输的时字节允许信号，用来指定在数据期，AD[31：：00]线上4个数据字节中哪些字节为有效数据，以进行传输。 它通过AD[31：：00]和C/BE[3：：0]进行奇偶校验。
PCI桥的出现使得采用PCI总线进行大规模系统互连成为可能。 但是在目前已经实现的大规模处理器系统中，并没有使用PCI总线进行处理器系统与处理器系统之间的大规模互连。 因为PCI总线是一个以HOST主桥为根的树型结构，使用主从架构，因而不易实现多处理器系统间的对等互连。 所谓即插即用，是指当板卡插入系统时，系统会自动对板卡所需资源进行分配，如基地址、中断号等，并自动寻找相应的驱动程序。
PCI总线的中断共享由硬件与软件两部分组成。 硬件上，采用电平触发的办法：中断信号在系统一侧用电阻接高，而要产生中断的板卡上利用三极管的集电极将信号拉低。 这样不管有几块板产生中断，中断信号都是低；而只有当所有板卡的中断都得到处理后，中断信号才会回复高电平。
- 桥设备包括PCI桥、PCI-to-ISA桥和PCI-to-Cardbus桥。
- 每当复位时，PCI的全部输出信号一般都应驱动到第三态。
- 是一种同步的独立于处理器的32位或64位局部总线。
- SERR#信号为高阻状态，SBD#和SDONE可驱动到低电平（如果未提供三态输出）。
- 这样做的好处是，一方面可以节省接插件的管脚数，另一方面便于实现突发数据传输。
- 而桥设备的主要作用是管理下游的PCI总线，并转发上下游总线之间的总线事务。
在这里我们对PCI总线做一个深入的介绍。 CLK IN：系统时钟信号，对于所有的PCI设备都是输入信号。 其频率最高达33MHZ，最小频率一般为0HZ（DC），这一频率也称为PCI的工频率。 对于PCI的其它信号，除了RST#、IRQB#、IRQC#、IRQD#之外，其余信号都在CLK的上升沿有效（或采样）。 PCI总线对协议、时序、电气性能、机械性能等指标都有严格的规定，保证了PCI的可靠性和兼容性。 由于PCI总线规范十分复杂，其接口的实现就有较高的技术难度。
是一种同步的独立于处理器的32位或64位局部总线。 从结构上看，PCI是在CPU的供应商和原来的系统总线之间插入的一级总线，具体由一个桥接电路实现对这一层的管理，并实现上下之间的接口以协调数据的传送。 从1992年创立规范到如今，PCI总线已成为了计算机的一种标准总线。 已成为局部总线的新标准，广泛用于当前高档微机、工作站，以及便携式微机。 PCI总线是一种不依附于某个具体处理器的局部总线。 从结构上看，PCI是在CPU和原来的系统总线之间插入的一级总线，具体由一个桥接电路实现对这一层的管理，并实现上下之间的接口以协调数据的传送。
REQ#和GNT#必须同时驱动到第三态，不能在复位期间为高 或为低。 为防止AD、C/BE#及PAR在复位期间浮动，可由中心设备将它们驱动到逻辑低，但不能驱动为高电平。 RST#和CLK可以不同步，但要保证其撤消边沿没有反弹。 中断共享：ISA卡的一个重要局限在于中断是独占的，而我们知道计算机的中断号只有16个，系统又用掉了一些，这样当有多块ISA卡要用中断时就会有问题了。 ISA卡的一个重要局限在于中断是独占的，而我们知道计算机的中断号只有16个，系统又用掉了一些，这样当有多块ISA卡要用中断时就会有问题了。
管理器提供了信号缓冲，使之能支持10种外设，并能在高时钟频率下保持高性能。 PCI总线也支持总线主控技术，允许智能设备在需要时取得总线控制权，以加速数据传送。 PCI Express总线是为将来的计算机和通讯平台定义的一种高性能，通用I/O互连总线。 普通PCI总线带宽一般为132MB/s(在32bit/33Mhz下)或者264MB/s（在32bit/66Mhz下）。 Intel在2001年春季的IDF上，正式公布了旨在取代PCI总线的第三代I/O技术，该规范由Intel支持的AWG负责制定。 2002年4月17日，AWG正式宣布3GIO1.0规范草稿制定完毕，并移交PCI-SIG（PCI特别兴趣小组，PCI-Special Interest Group）进行审核。
分时复用的好处是一方面可以节省接插件的引脚数，另一方面便于实现突发数据传输。 所有PCI总线上设备都需对此地址译码，被选中的设备要置DEVSEL#以声明自己被选中。 然后当IRDY#与TRDY#都置低时，可以传输数据。 当Master数据传输结束前，将FRAME#置高以标明只剩最后一组数据要传输，并在传完数据后放开IRDY#以释放总线控制权。 PCI总线是一种树型结构，并且独立于CPU总线，可以和CPU总线并行操作。
在PCI总线中有三类设备，PCI主设备、PCI从设备和桥设备。 而桥设备的主要作用是管理下游的PCI总线，并转发上下游总线之间的总线事务。 独立于CPU PCI总线不依附于某一具体处理器，即PCI总线支持多种处理器及将来发展的新处理器，在更改处理器品种时，更换相应的桥接组件即可。
PCI规范也没有规定如何设计HOST主桥。 一个PCI设备可以即是主设备也是从设备，但是在同一个时刻，这个PCI设备或者为主设备或者为从设备。 PCI总线规范将PCI主从设备统称为PCI Agent设备。 在处理器系统中常见的PCI网卡、显卡、声卡等设备都属于PCI Agent设备。 这样不管有几块板产生中断，中断信号都是低；而只有当所有板卡的中断都得到处理后，中断信号才会恢复高电平。
1）系统信号CLK IN：系统时钟信号，为所有PCI传输提供时序，对于所有的PCI设备都是输入信号。 其频率最高可达33MHz/66MHz，这一频率也称为PCI的工作频率。 用来迫使所有PCI专用的寄存器、定序器和信号转为初始状态。
该信号的作用是报告地址奇偶错、特殊命令序列的数据奇偶错，以及其它可能引起灾难性后果的系统错误。 而当有中断发生时，系统跳转到中断7对应的内存，也就是ISR_B。 ISR_B就要检查是不是B卡的中断，如果是，要处理，并将板卡上的拉低电路放开；如果不是，则呼叫ISR_A。 6）.中断信号 在PCI总线中，中断是可选项，不一定必须具有。 INTB# O/D、INTC# O/D、INTD# O/D：用于请求中断，仅对多功能设备有意义。 所谓的多功能设备是指：将几个相互独立的功能集中在一个设备中。
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